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时钟芯片系列漫谈(1)

2022-06-22 访问量:214 来源:无锡有容

时钟芯片属于细分领域市场的模拟混合信号芯片。由于其应用的独特性和专业性,大众对时钟芯片的关注度和了解较少。随着高速数据通信的发展、5G网络的普及和国产芯片替代趋势,时钟芯片开始赢得越来越多的关注。时钟芯片是高性能通讯系统中必不可少的核心芯片,其性能及可靠性直接影响着通讯系统的主要性能和系统稳定性。


高速数据通信为了降低误码率,需要保持尽可能低的系统抖动及时钟抖动。5G网络需要更大容量、更低延迟的前传和回传解决方案,因此需要大量的时钟芯片(如时钟发生器、时钟缓冲器、时钟去抖芯片、网络同步器和振荡器等)来提供必要的时钟发生和分配功能。通信感知一体化和时空同步技术分别是未来6G通信网络的发展方向和核心技术之一,也对时钟芯片的分辨率、准确度、稳定性以及时间同步技术提出了越来越严格的要求。


我们在这里先对时钟芯片中最基本、用途很广的时钟缓冲芯片来做一个简单介绍。几乎所有的电子系统都需要对系统中的很多芯片提供多个时钟信号,以建立该系统的运行节奏。这些时钟信号通常由石英晶体产生,频率范围可以从几MHz到几百MHz。系统中的很多芯片都需要这些时钟信号,但是如果在设计中采用多个独立的晶体时钟源给不同的芯片提供时钟信号,会提高系统成本,增大电路板面积,而且会带来时间同步的问题,好的系统设计会选择使用单一主时钟振荡器作为时钟源,再将时钟信号通过时钟缓冲分配给整个系统中的各个芯片。时钟振荡器通常不能支持所有负载,而且驱动能力有限,很难驱动连接信号源与负载之间的电路布线或电缆。不同的芯片由于工艺制程、封装形式以及工作电压等不同,对时钟信号的格式、电平以及驱动能力有不同的要求,所以时钟缓冲的主要功能需要包括时钟信号复制、时钟信号格式转换和时钟信号电平转换。


随着系统要求的不断提升,使用时钟缓冲首先要面对的问题是:增加时钟缓冲会不会对时钟链路上的时钟信号造成恶化?使用时钟缓冲器应该注意些什么问题?


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图1


理想和实际的时钟信号在时域和频域中分别如图1所示。现实中的时钟信号会围绕其标称频率产生一些相关的抖动和微小的时序变化,相当于在频域中的相位噪声。


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2


实际应用中,输入的时钟信号在经过时钟缓冲后,输出的时钟信号的抖动一定会增加(如图2所示),增加的数量由附加抖动来衡量。附加抖动的定义是器件本身为输入信号增加的抖动值。计算公式为:

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高性能的时钟缓冲的核心指标之一就是附加抖动。时钟缓冲的附加抖动越低,由于时钟缓冲本身而引起的时钟信号的恶化程度就越低,输出的时钟信号质量就越高。注意在高性能时钟缓冲的附加抖动指标的测量中,一定要使用专业的信号分析仪和高性能低抖动的输入信号源。高性能时钟缓冲的噪底通常都低于一般的频谱分析仪的测量范围,正确的附加抖动的测量需要专业的信号分析仪,如E5052B等。为了准确测量附加抖动,使测量结果不受或尽量减少测量不确定性影响,一定要使用低抖动的清洁输入源来进行附加抖动测量。抖动值过高的低质量输入源不仅会增加测量误差,有时甚至会导致错误的测量结果。


接下来我们来看几个高性能单端输出时钟缓冲的相位噪声和附加抖动测量的实例:


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图3  某主流国外厂商时钟缓冲相噪测试图


图3是某主流国外厂商的高性能单端输出时钟缓冲芯片的相位噪声和抖动的测试结果,时钟缓冲引起的附加抖动的计算如下:



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图4  另外一家主流国外厂商时钟缓冲相位噪声测试图


图4是另外一家主流国外厂商的高性能单端输出时钟缓冲芯片的相位噪声测试结果。时钟缓冲输出信号在1M/10M偏频的相位噪声分别是-162/-160.9 dbc/Hz。该芯片数据手册表明在156.25MHz 的输入条件下,附加抖动的典型值为30fs。一般的频谱分析仪的噪底高于高性能时钟缓冲的噪底。正确测量时钟缓冲的相噪和附加抖动需要专业的信号分析仪。


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图5 国产厂商无锡有容微电子时钟缓冲GM50101的相位噪声测试图


图5是国产厂商无锡有容微电子高性能单端输出时钟缓冲芯片GM50101的相位噪声测试结果。时钟缓冲输出信号在1M/10M偏频的相位噪声是-162.9/-164.3 dbc/Hz,时钟缓冲的附加抖动是32fs。测试数据表明GM50101的附加相位噪声和附加抖动指标均优于前两家国际主流时钟缓冲。输入信号频率越高,输出的附加抖动越小。该芯片的数据手册表明在156.25MHz 的输入条件下,附加抖动的典型值是30fs。


随着国产芯片替代潮的到来,越来越多优秀的国内芯片企业和国产芯片在半导体产业链的各个环节涌现出来,产品性能指标达到甚至优于国外主流厂商的的芯片会越来越多,有能力和国外芯片巨头正面竞争的优秀国内芯片企业会越来越多,这将成为未来芯片市场竞争的常态。




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